Um processador reconfigurável com janela de instruções dinâmica e banco de registradores distribuído

Abstract

A demanda por desempenho computacional é crescente, visto que a variedade das aplicações exige soluções com arquiteturas heterogêneas. A necessidade de conciliar alto desempenho com eficiência energética desafia os desenvolvedores, pelos quais a alternativa mais utilizada é o paralelismo. O presente trabalho é baseado nas CGRAs (Coarse-Grained Reconfigurable Architectures) e nos processadores VLIW (Very Large Instruction Word), que são arquiteturas paralelas em nível de instrução. Muitos dos processadores VLIW atuais possuem uma janela fixa de instruções, que degrada a utilização da memória. Além disso, o banco de registradores dos processadores VLIW limita o tamanho máximo da janela, afetando a exploração do paralelismo. Este trabalho apresenta uma fusão entre a CGRA e o VLIW em um único processador com janela variável de instruções e registradores distribuídos. A janela variável aproveita os possíveis espaços vazios no final das linhas de memória, melhorando a ocupação; e os registradores e interconexões da CGRA substituem o banco de registradores centralizado de alto custo. O trabalho em questão comprova a viabilidade da proposta com dois estudos de caso. Os resultados das simulações desses exemplos no compilador VEX apresentam um ganho médio de 4,61× em ocupação de memória.

The demand for compute performance is increasing, as the variety of applications requires solutions with heterogeneous architectures. The need to combine high per- formance with energy efficiency challenges developers, in which the most widely used alternative is the parallelism. This work is based on CGRAs (Coarse-Grained Recon- figurable Architectures) and VLIW (Very Large Instruction Word) processors, which are instruction-level parallel architectures. Many of the current VLIW processors have a fixed instruction window, which degrades the memory usage. Additionally, the register file of the VLIW processor limits the maximum size of the window, affecting the parallelism exploitation. This work presents a fusion of the CGRA and the VLIW in a single processor with variable instruction window and distributed registers. The variable window takes advantage from the possible empty spaces at the end of memory lines, improving the occupation; the CGRA registers and interconnections replace the high cost and centralized registers bank. The present work proves the feasibility of the proposal with two case studies. Simulation results of these examples in the VEX compiler have an average gain of 4.61× in memory occupation.