Super-VLIW: uma arquitetura dinamicamente reconfigurável com tolerância a falha

Abstract

Um novo cenário emerge devido às nanotecnologias. Estas permitirão taxas de integração elevadas, nos limites, ou mesmo além da capacidade atual do silício. Contudo, estimativas apontam para um percentual de falha entre 1% a 20%, números que podem comprometer o futuro das nanotecnologias. Este trabalho propõe uma arquitetura reconfigurável nomeada Super-VLIW capaz de tolerar as altas taxas de defeitos estimadas para as futuras tecnologias. A arquitetura consiste em uma unidade reconfigurável fortemente acoplada a um processador MIPS. A unidade reconfigurável por sua vez é composta por uma unidade de tradução binária a uma cache de configuração, um vetor de grão-grosso de unidades funcionais e uma rede de interconexão. A reconfiguração é realizada em tempo de execução, traduzindo o código binário sem a necessidade de recompilar. A rede de interconexão é composta por um arranjo de redes multiestágio. Estas redes provêm um comunicação tolerantea falha entre as unidades funcioanais da unidade reconfigurável e os registradores do processador MIPS. Este trabalho propõem um mecanismo dinâmico para alocação das unidades disponíveis garantindo a execução paralela das operações básicas, realizando o posicionamento e roteamento em um único passo, o que permite a interconexão correta das unidades mesmo na presença de um número muito elevado de falhas. Além disso, a arquitetura proposta pode escalonar para as futuras nanotecnologias mesmo sob um taxa de falha de 20%.

A new scenario emerges due to nanotechnologies that will enable very high integration at the limits or even beyond silicon capacity. However, the fault rate, which is predicted to range from 1% up to 20% of all devices, could compromise the future of nanotechnologies. This work proposes a fault tolerant reconfigurable architecture that tolerates high fault rates expected to future technologies, named Super-VLIW. The architecture consists of a reconfigurable unit tightly coupled to a MIPS processor. The reconfigurable unit is composed of a binary translation unit, a configuration cache, a reconfigurable coarse-grained array of heterogeneous functional units and an interconnection network. Reconfiguration is done at run-time, by translating the binary code, and no recompilation is needed. The interconnection network is based on a set of multistage networks. These networks provide a fault-tolerant communication between any pair of functional unit and from/to the MIPS register file. This work proposes a mechanism to dynamically allocate the available units to ensure parallel execution of basic operations, performing the placement and routing on a single step, which allows the correct interconnection of units even at huge fault rates. Moreover, the proposed architecture could scale to the future nanotechnologies even under a 20% fault rate.