Redes de interconexão multiestágios em arquiteturas dinamicamente reconfiguráveis de grão grosso acopladas a processadores Risc - Laure, Marcone Guimarães (Universidade Federal de Viçosa, 2010)
Arquiteturas reconfiguraveis de grão grosso se apresentam como soluções escalaveis para sistemas embarcados, capazes de prover desempenho e economia de energia, ao mesmo tempo em que a granularidade grosssa reduz a memória e o tempo de reconfiguração, bem como a complexidade do roteamento e d0 posicionamento. Contudo, mesmo em arquiteturas regulares, os custos em área de interconexãosão elçevados, podendo chegar a 50% da área do componente reconfigurável. Grande parte das arquiteturas são bidimensionais e utlizam redes totalmente interconectáveis, como redes de multiplexadores ou crossbar, para prover máxima roteabilidade ao custo de área extra. Neste trabalho são apresentados os beneficios do uso de redes multiestágios, de baixo custo em área e baixa complexidade, em arquiteturas de reconfiguração dinâmica e transparente. Além da economia de até 26% no total da área ocupada pela unidade funcional reconfigurável (UFR) com redes multiestágios diante UFR com redes multiplexadores, foi proposto um novo modelo de UFR, unidimensional, que é ainda mais compacto. Ao mesmo tempo em que a área da UFR é reduzida, a flexibilidade de acelerar aplicações heterogeneas é mantida.

Coarse grain reconfigurable architectures are presented as scalable solutions for embedde systems, capable of providing performance and power savings, while the coarse grain reduces memory and reconfiguration time, and reduces the routing and placement complexit. Howerer, even in regular architectures, the interconnection costs in area are high, reaching 50 % oh the area of reconfigurable component. Most os these architectures are two-dimensional and uses fully conectable networks, like multiplexers networks or crossbar, to provide maximum routeability at cost os extra area. This works shows the benefits of using multistage networks, such as low-cost area and low complexity, in architectures with dynamic and trasparent reconfiguration. Besides the saving of 26% in the total area occupied by the reconfigurable unit (RU) with multistage networks before the RU with multiplexers networks of multiplexers, a new model of RU, one-dimensional is proposed, which is even more compact. At the same time that the area of RU is reduced, the flexibility to accelerate heterogeneous applications is maintained.
Multistage interconnection networks in coarse grain dynamically reconfigurable architectures coupled to Risc processors
Keywords: Arquiteturas reconfiguráveis; Reconfiguração dinâmica; Tradução binária; Redes multiestagios; Aceleradores em Hardware; Reconfigurable architectures; Dynamic reconfiguration; Binary translation; Multistage networks; Hardware accelerators; CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO