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oai:locus.ufv.br:123456789/26582016-04-09T02:12:04Zcom_123456789_4com_123456789_1col_123456789_197

Costa, Lucas Mucida http://lattes.cnpq.br/4192005936413557 Ferreira, Ricardo dos Santos http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4723626E5 Goulart, Carlos de Castro http://buscatextual.cnpq.br/buscatextual/visualizacv.do?id=K4784106Y9 Nacif, José Augusto Miranda http://lattes.cnpq.br/1946315322575953 2015-03-26T13:10:37Z 2014-04-30 2015-03-26T13:10:37Z 2013-07-23 COSTA, Lucas Mucida. A run-time Modulo Scheduling greedy heuristic in reconfigurable architectures. 2013. 63 f. Dissertação (Mestrado em Metodologias e técnicas da Computação; Sistemas de Computação) - Universidade Federal de Viçosa, Viçosa, 2013. http://locus.ufv.br/handle/123456789/2658 Atualmente, a quantidade de dados gerados pelas aplicações vem crescendo mais rapidamente do que a lei de Moore. Arquiteturas reconfiguráveis de grão grosso também chamadas de CGRA (Coarse Grained Reconfigurable Architecture), tem sido propostas para tentar tratar esse grande fluxo de dados, levando em con- sideração também a necessidade de eficiência em termos de potência, energia e desempenho. Um dos desafios é o mapeamento dos laços de computação intensiva nas CGRAs. Este trabalho propõem um algoritmo guloso, simples e rápido, que pode ser implementado em hardware e ser usado em tempo de execução. Enquanto soluções anteriores obtinham respostas em segundos, a abordagem proposta reduz o tempo de mapeamento para ordem de microssegundos. Portanto, a solução proposta é viável para mapear laços em tempo de execução. Nowadays, the amount of data generated by applications has been growing faster than Moore s law. Coarse grain reconfigurable architectures also called CGRA has been proposed to handle this large data streams, considering power, energy and performance is needed. Mapping innerlopps in CGRAs is a challenge. This work proposes a greedy algorithm (simple and fast), which can be implemented in hardware and to be used at runtime. Comparing to previous solutions by three to five orders of magnitude, our approach reduces the mapping time. Thus, the proposed solution is viable to handle with the demand for data flow at runtime. Coordenação de Aperfeiçoamento de Pessoal de Nível Superior application/pdf por Universidade Federal de Viçosa BR Metodologias e técnicas da Computação; Sistemas de Computação Mestrado em Ciência da Computação UFV Acesso Aberto Modulo scheduling Hardware reconfigurável Software pipelining Modulo scheduling Reconfigurable hardware Software pipelining CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO Uma heurística gulosa para Modulo Scheduling em arquiteturas reconfiguráveis em tempo de execução A run-time Modulo Scheduling greedy heuristic in reconfigurable architectures Dissertação open.access